同步采样A/D转换器AD7262原理及应用

发布时间:2010年08月05

     概述

  AD7262是一款逐步逼近式(SAR)模数转换器(A/D转换器)。其内部有2个跟踪保持放大器,2个12位的同步采样A/D转换器,2个可编程的放大器以及2组比较器和2个独立的数据输出引脚。适用于汽车控制领域及要求高同步、需简单运算的微弱信号检测应用。因此,这里详细介绍同步采样MD转换器AD7262原理及应用。

  2 AD7262简介

  2.1 主要特点

  AD7262具有高速低功耗同步采样,最高可达1 MS/s。其内部集成的可编程放大器PGA有14种放大增益可供选择。两组比较器A、B和C、D用作电机控制或各种电极传感器的运算器。其中比较器A和B具有低功耗特点,比较器C和D具有高速特点。双通道差分输入同时采样和A/D转换,输入阻抗大于1 GΩ。单电源+5 V供电。PGA增益为2,-3 dB带宽为1.7 MHz,信噪比SNR为73 dB;其增益为32时,信噪比为66 dB。输入直流漏电流±0.001μA,失调漂移为2.5μV/℃。带有串行外设接口SPI,兼容QSPI,MICROWIRE,DSP。该器件具有多种节能模式,动态匹配所需内部模块,具有寄存器控制和引脚驱动两种工作方式。

  2.2 引脚功能

  AVcc:模拟电源输入端,4.75~5.25 V;

  CA_CBVCC/CC_CDVCC:比较器的电源输入端,2.7~5.25 V;

  CA_CB_GND/CC_CD_GND:比较器的地输入端;

  VA+/VA-,VB+/VB-:A/D转换器A和B通道的差分模拟输入端;

  VREFA/VREFB:A/D转换器A和B通道的基准电压输入输出端;

  SCLK:串行时钟,SPI通讯时钟,也是A/D转换过程的时钟源;

  CAL:初始化内部失调校准逻辑输入;

  PD2:节能模式选择逻辑输入;

  PD1:节能模式选择逻辑输入;

  PD0/DIN:节能模式选择逻辑输入,同时在寄存器控制模式下为数据输入端;

  CS:片选输入端;

  CA+/CA-,CB+/CB-:比较器A和B的差分输入端;

  CC+/CC-,CD+/CD-:比较器C和D的差分输入端;

  AGND:模拟地输入端;

  DGND:数字地输入端;

  COUTA~COUTD:比较器CMOS推拉输出,使用VDRIVE时,为数字输出端;

  DOUTA/DOUTB:A/D转换串行数据输出端;

  G0~G3:增益倍数逻辑输入端,当全为低电平时,为寄存器控制工作方式;

  VDRIVE:逻辑电源输入端,2.7~5.25 V;

  REFSEL:基准电压选择端,高电平使用内部基准电压,低电平使用外部基准电压。

  2.3 内部结构

  图1为AD7262的内部结构图。两路差分信号通过各自的PGA同步采样放大后,进入跟踪保持器,此时由控制逻辑控制2个12位的逐次逼近型A/D转换器实现模拟数字转换,最后由输出驱动器分别串行驱动输出至DOUTA和DOUTB。


  在引脚驱动方式下,G0~G3必须至少有一个高电平。外接的G0~G3决定PGA的放大倍数。PD2~PD0 3个端口电平控制其内部比较器和12位的A/D转换器各模块的使用或关闭。在寄存器控制方式下,PD2,PD1,G0~G3全为低电平。PD0/DIN为数据输入端,用于写入相关控制寄存器,动态配置放大倍数、校准和节能模式。AD7262以2的补码输出转换结果。

  2.4 自动校准

  自动校准是AD7262的主要特点之一。利用CAL引脚校准设备失调。设置CAL为高电平,在下一个CS下降沿完成初始化校准值。失调校准的完成需要一个完整的转换周期,包括CS下降沿后的19个SCLK周期。如果需要,CAL可保持多于一个转换周期的高电平,且此时AD7262继续校准。也可使用控制寄存器初始校准值,设置控制寄存器的CAL位为1即可实现。注意在下一个CS下降沿,校准会被初始化,AD7262的当前转换就失去意义。其A/D转换器必须处于工作状态来完成内部校准。

  A/D转换器A和B通道具有独立的外部增益寄存器用以校准信号增益。增益校准寄存器有7位,改变该寄存器以补偿增益。MSB是符号位,其他6位为存储增益倍数,用于调整模拟输入信号的范围,其校准精度是1/4 096。

  3 典型应用

  3.1 硬件设计

  图2为AD7262与ARM处理器LPC2378的典型应用电路,实现直流电法勘探中电极A、B电流和电极M、N电压的采集。采用金属膜电阻作为采样电阻以提高测量精度。由于A、B电极之间电压是对大地供电的电极电压,一般大于100 V,前端电极中都有高压隔离电路,该采样电阻阻值一般小于100 Ω。AD7262工作在寄存器控制方式。在LPC2378的P0.15提供的SCLK的控制时序下,通过P0.18向AD7262的控制寄存器写入相关数据。CS进入低电平状态后,首先由P0.18写入相关寄存器数据,再开始采样保持并转换输出。在写入寄存器时,DOUTA和DOUTB输出为三态。


  AD7262主要通信方式为SPI四线式。由于AD7262无法控制何时通信,故只能工作在从模式下。主控制器LPC2378的P0.15提供通讯时钟信号SCLK。CS为片选输入。DOUTA或DOUTB为SPI的数据输出端。SPI的数据输入端为PD0/DIN。电路设计时,通过LPC2378向AD7262内部写入相关数据来实现各类动态配置。图3和图4为串行接口读写时序图。串行时钟SCLK提供转换时钟及AD7262转换后传输信息的控制。对于片内2个A/D转换器,AD7262有相应的2个输出引脚。数据从AD7262的DOUTA和DOUTB读取。用户可选用其中一个输出数据。


  在CS下降沿,跟踪保持器处于保持模式。此时,采样、转换同时被初始化模拟输入。这需要至少19个SCLK周期。第19个SCLK的下降沿到来时,AD7262恢复至跟踪模式,并设置DOUTA、DOUTB为使能。数据流由12位组成,MSB在前。转换结果MSB在SCLK第19个周期的下降沿由微控制器在第20个时钟SCLK的下降沿或上升沿读取。上升沿还是下降沿取决于所使用的SCLK的频率。如SCLK最大频率为40 MHz时,其读取数据时间是23 ns,则导致2 ns的建立时间。而这2 ns的建立时间无法与微控制器匹配。在这种情况下,就需要在时钟SCLK的上升沿开始读数据。这样,转换结果的MSB位在第19个SCLK下降沿,延迟15 ns,并在第20个周期SCLK的上升沿才被读出。依此类推,至第30个SCLK下降沿A/D转换器输出LSB,在第31个SCLK上升沿读出。反之,如果SCLK为32 MHz时,则下降沿读数据。在设计中SPI的通信时钟频率(LPC2378的P0.15)小于32 MHz,所以在时钟的下降沿由LPC2378读写数据。为提高系统的精度和稳定性,可加入一定阻值的耦合电容。

  3.2 软件设计

  AD7262内含6个寄存器,分别是A/D转换器的结果寄存器、控制寄存器、A/D转换器A和B的内部失调寄存器、A/D转换器A和B通道的外部增益寄存器。控制寄存器共有12位,其中,RD3~RD0是寄存器选择位。

  由于LPC2378和AD7262都兼容SPI接口,两者的编程只需按照时序图进行即可。此外LPC2378还有许多其他类型接口,所以便于实现网络化,详细流程参见图5。


    软件设计中需要注意:CAL引脚在CS为低电平前必须至少保持2μs高电平以确保第一个转换周期中校准的准确性。如果在这段时间内,CAL出现低电平,将导致校准结果不准确。但如果继续为高电平,下一个校准转换则是准确的。另外在A/D转换过程中,CAL若出现高电平,转换结果也将不正确。AD7262的校准是在测量过程中,A/D转换前进行的。在测量过程中先校准再采样保持。与编程写寄存器,在时序上要分开。此外使用SPI接口,只有硬件复位是不够的,还要使用软件复位以保证读写数据的正确性。实际应用中,要将数字和模拟部分地线隔离。整个软件部分采用串口读写寄存器完成。

  4 结束语

  与其他A/D转换器相比,AD7262除了转换速度快、接口简单、低功耗、控制功能较强的特点外,还具有内嵌PGA、自动校准、同步采样等特点,适合于不同信号强度级别的多种电极传感器的信号检测、控制和电机控制系统。目前,该系统已成功应用于物理勘探电法实验仪器中,实现A-B和M-N的电极同步电压测量,效果较好。



  来源:春天的早晨
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